Оглавление секции
-
-
Данная лабораторная работа рассчитана на выполнение в течение двух недель. Цель лабораторной работы закрепить знание тем "таблицы истинности", "карты Карно", "СДНФ" и "СКНФ", а так же на использование знаний из новой темы "комбинаторные элементы".
- Задание 1.
- Составить таблицу истинности операции, соответствующей выбранному варианту. Составить таблицу истинности для одноразрядных входов и выхода.
- Получить логическую формулу для операции, соответствующей выбранному варианту. Использовать любой из изученных методов "карты Карно", "СДНФ" и "СКНФ".
- Разработать описание на языке VHDL или Verilog для выбранной операции.
- Задание 2.
- Разработать описание на языке VHDL или Verilog выбранной операции для четырёх-разрядных входов и выхода. Построить четырёх-разрядный компонент с использованием одноразрядных компонентов, выполняющих ту же операцию.
- Убедиться, что операция выполняется правильно.
- Задание 3.
- Сделать модуль, реализующий выбранную операцию, синхронным, так, что бы он обновлял результат вычислений только фронту тактового сигнала, если входной порт "clock_enable" установлен в логическую единицу.
- Убедиться, что модуль работает синхронно.
- Одноразрядный полный сумматор и, соответственно, четырёх-разрядный сумматор.
- Вычетатель. (Как сумматор, но у второго слагаемого, перед сложением, меняет знак).
- Умножитель.
- Селектор 2x1 и, соответственно 8x1.
-
-
-
-
-