Перейти к основному содержанию
EDU-MMCS
Вы используете гостевой доступ (
Вход
)
Вычислительные системы и микропрограммирование
В начало
Курсы
Весенний семестр
Магистратура
В.С
Общее
DE0-CV_v.1.2.1_SystemCD
DE0-CV_v.1.2.1_SystemCD
Документация от компании Terasic, производителей отладочной платы платы DE0-CV.
Скачать папку
DE0-CV_v.1.2.1_SystemCD
Datasheet
Clock
CDCLVC1104PWR.pdf
FPGA
cyclone_5_5ceba4_pins.pdf
cyclone_5_datasheet.pdf
cyclone5_handbook.pdf
Power
BZX84C5V1.pdf
Optimizing_TPS62130_Output_Filter.pdf
tps62085.pdf
tps62130.pdf
TPS62130EVM.pdf
tps73701.pdf
SDRAM
IS42S16320D.pdf
Manual
DE0_CV_User_Manual.pdf
Schematic
DE0-CV.pdf
Tools
ControlPanel
DE0CV_ControlPanel.exe
DE0CV_ControlPanel.sof
system.log
TERASIC_DOWNLOAD.dll
TERASIC_JTAG_DRIVE.dll
TERASIC_JTAG.dll
Demonstrations.7z
release_note.txt
Verify.md5
Verify.sfv
◄ Краткое введение в пользовательский интерфейс среды Quartus.
Перейти на...
Перейти на...
Краткая инструкция в картинках к XILINX ISE
Краткое введение в пользовательский интерфейс среды Quartus.
Некоторые конструкции Verilog (Будет пополняться)
Примеры исходного кода с комментариями
Проектирование синхронных схем. Быстрый старт с Verilog HDL
Редактор электронных схем (онлайн)
Ресурсы посвящённые VHDL и Verilog
Лекции Мик 2016
Лабораторная работа №1
Лабораторная работа №2
Использование компонентов VHDL
Использование компонентов в Verilog
Сумматор
Умножитель
Лабораторная работа №3 (Конвейер)
Лабораторная работа №4
Методичка по созданию автомата в среде Quartus в картинках на примере построения автомата с двумя состояниями.pdf
Некоторые конструкции Verilog (Будет пополняться) ►